超深亚微米数字集成电路物理设计与验证高级培训课程

2016/05/13 08:00 - 2016/05/14 17:30

北京市北京站/深圳站/上海站

不限参加人数

超深亚微米数字集成电路物理设计与验证高级培训课程

2016/05/13 08:00 - 2016/05/14 17:30

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不限参加人数

活动介绍

关于举办“超深亚微米数字集成电路物理设计与验证高级培训课程”的通知


各有关单位:

为贯彻落实《国家集成电路产业发展推进纲要》,助推工业和信息化部“软件和集成电路人才培养计划”的实施,以高层次人才队伍建设推动共性、关键性、基础性核心领域的整体突破,促进我国电子信息与集成电路产业持续快速发展,中心近期将组织“超深亚微米数字集成电路物理设计与验证”高级培训课程。


本次培训突出理论与实践相结合,包含2天从基本理论与实践、先进工艺制程与技术、项目管理经验的集中讲解和课后3个月内的项目实训两部分。主要面向集成电路制造企业、设计公司、IP供应商、科研院所、高校的工程师、在校大学生以及有志职业转型,未来从事数字芯片后端设计、大规模集成电路物理设计、静态时序验证、物理验证、芯片功耗与电源完整性分析等的专业技术人员。课程 PPT 为中英文,授课为中文。


本期培训班将于2016年5月13日-5月14日举办,采取北京-上海-深圳三地同步直播模式组织,委托上海乐麸教育科技有限公司提供会务服务。


培训班结束后,将颁发中心“工业和信息化领域急需紧缺人才证书”和上海乐麸教育-“超深亚微米数字集成电路物理设计与验证”技能证书,并纳入工业和信息化部人才交流中心人才库。


中心社会监督电话:010-6820 7879


附件 :


1.培训安排及报名

2.课程介绍及大纲

3.授课专家介绍



工业和信息化部人才交流中心

2016年4月29日




附件1:

培训安排及报名


一、参加对象

本课程可面向工业界(包括IC代工厂,封装和组装厂,以及半导体设备制造商)、科研机构和大学、VC投资者和政府机构的企业高管、政府官员、技术或业务经理、各级工程师、研究员和教授。课程采用英文PPT、中文授课。


二、培训安排

(一)日程安排:

2016年5月13日-5月14日(2天)

5月13日上午08:00-08:30报到

上课时间:上午09:00-12:00 下午14:00-17:30

(二)培训地点:

QQ截图20160429142210.png


三、培训费用

本次课程培训费 4000元/人(含授课费、场地费、资料费、培训期间午/晚餐、证书以及纪念品),学员交通、食宿等费用自理(开课前将提供相关协议酒店信息供选择)。请于2016年 5月 10日前将课程培训费汇至如下银行账号。

户名:上海乐麸教育科技有限公司

开户行:中信银行上海张江支行

帐号:8110201013300125043


四、报名方式

请各单位收到通知后,积极选派人员参加。报名截止日期为2016年5月10日,采用以下方式报名:

(一)邮件报名

填写报名回执表并发送电子版至国家IC人才培养平台邮箱(icplatform@miitec.cn),回执表文件名和邮件题目格式为:报名超深亚微米数字培训班+单位名称+人数。

请发送Email至icplatform@miitec.cn或training@lemaifu.com索取报名回执表电子版。

(二)传真报名

填写报名回执表,打印电子版并传真至010-68207863。


工业和信息化部人才交流中心:

联系人:张萍丽、王喆、吴彦宁

电 话:010-68207879、68208717、68208716

传 真:010-68207863

E-mail:icplatform@miitec.cn


乐麦夫教育:

地址:上海市张江高科技园区祖冲之路 2305号B幢 1204 室

联系人:易勇、谭乐怡、王海林

电话:021-60524220、50610125;400-870-1360

乐麦夫教育组委会邮箱: training@lemaifu.com




附件2:

课程介绍及大纲


一、课程介绍

集成电路物理设计是指设计由功能代码,按照物理设计的流程,使用各种经验方法,从IO Plan、Power Supply Plan、Partition、Floorplan、Place-Opt、Clk-Opt、Route-Opt 到Timing Signoff以及完成各种Verification到最终Tapeout的全过程。

物理设计是Performance、Power、Area (PPA)三者tradeoff的过程。全程都要涉及到逻辑综合(Logic Synthesis)、时钟树综合(CTS) 、布局规划(Floorplan)、参数抽取、静态时序(STA)与信号完整性(SI)、功耗(Power)与电源完整性(IR-Drop/EM)、物理验证(Physical Verification)、等价性检查(LEC)、DFM等多领域与多方面的知识,包含工艺技术、模拟电路基础、数字前端设计部分知识、版图设计技术、芯片封装互连、DFT知识、静态时序分析技术、芯片电源模型、低功耗设计(Power Gating)、Perl/TCL脚本编程技术以及物理设计流程方法。内容繁杂且需融会贯通,然而现实中不会有涵盖如此多跨领域的专业学科。

每一个工程师由于背景理论不同,都或多或少的存在理论缺陷,如此多的内容通常需要工程师数年的实践与摸索,然而新的技术又层出不穷,本课程试图找出一条捷径,然而成功没有捷径只有少走弯路,再好的方法也需要学员的专注与努力。

集成电路物理设计是沟通功能代码和物理产品的唯一的桥梁,重要意义不言而喻。 随着工艺节点的演进,数字电路规模不断扩大,频率日益提高,功耗成本要求愈加苛刻,设计难度复杂度倍数增加。物理设计如同一座天堑横在所有渴望先进工艺产品与快速市场化产品的公司面前。

本次培训课程针对物理设计从业人员、有志于从事物理设计的人士、以及需要了解物理设计的管理人士。旨在提供全面而完备的基础理论、日新月异的先进技术、项目经验沉淀的管理方法。并通过课程实践演示,让学员快速掌握提高,为公司迅速形成战斗力和使用最新方法服务。本课程使用工具与方法均是世界主流工具与世界名企与公司最新流程方法,具有非常高的借鉴意义。

Integrate circuit physical design is refers to the design from function code, according to the physical design flow, using a variety of experience methods. From IOPlan, Power Supply, Partition, Floorplan, Place-Opt, Clk-Opt, Route-Opt to timing sign off and complete all verification, then tape out. With the evolution of process node, larger scale digital circuit, frequency increasing, the power consumption and cost are all the more demanding, design difficulty and complexity ratio increased. Physical design as a barrier across all yearn for advanced technology products and rapid market-oriented products company.

This training course for physics design professionals, and managers need to understand the physical design. Aims to provide comprehensive and complete basic theory, advanced technology, project experience and management methods. And through the course practice, let students learn quickly.


二、课程大纲

1. Introduction

1.1 Physical Design Introduction

1.2 Physical Design flow

1.3 EDA Tool Chain

1.4 Physical Design knowledge map

2. Timing Preliminary knowledge

2.1 CMOS Logic Design

2.2 Common Terminology

2.2.1 Idealand Propagated Delay Model

2.2.2 Signal Slew and Skew

2.2.3 Parasitic Parameter (RC) and Delay calculation

2.2.4 Process Corner and Design Mode

2.3 Clock Model

3. Libraries

3.1 Introduction

3.2 Physical Library

3.3 Logical and Timing Library

3.4 Standard Cell Library

3.5 Summary

4. Basic Static Timing Analysis

4.1 Introduction

4.2 Design Constrain methodology

4.3 Timing Verification: set up and hold

4.4 Timing Verification: others

4.5 Summary

5. Chip Planning

5.1 Introduction

5.2 Input Output Planning

5.3 Power Supply Planning

5.4 Hierarchical Design Planning and Partition

5.5 Summary

6. Floorplanning and Placement

6.1 Introduction

6.2 Common Floorplan flow

6.2.1 Pin Assign

6.2.2 Region and Macro Planning

6.2.3 Power Mesh Planning

6.2.4 Pre Place Instance

6.3 Placement

6.4 Physical Design Routing Feasibility Study

6.5 Summary

7. Ideal clock model In place Optimize

7.1 Introduction

7.2 Ideal Clock IPO methodology

7.2.1 Buffer repeater

7.2.2 Cell Sizing

7.2.3 Netlist Restructuring

7.2.4 Useful skew

7.3 Physical Design Timing Feasibility Study

7.4 Floorplan Placement and Place-optrelationship

7.5 Summary

8. Clock Tree Synthesis and Optimization

8.1 Terminology and introduction

8.2 Zero-skew Clock Tree Synthesis

8.2.1 Theoretical basis

8.2.2 Methodology and Flow

8.3 Common Considerations

8.3.1 Skew

8.3.2 Buffer Transition and Leaf Transition

8.3.3 Max Delay and Clock Latency

8.3.4 Trade off and Summary

8.4 Propagated clock In Place Optimization

8.4.1 Post CTS Routing Feasibility

8.4.2 Propagated Timing Fix

8.4.3 Hold fix Feasibility Study

8.4.4 Analyze Result repair Clock Tree

8.5 Summary

8.5.1 Summary traditional CTS flow

8.5.2 CCOPT and modern CTS

9. Routing and Actual Layout In Place Optimization

9.1 Special Route

9.2 Global Route and Detail Route

9.3 Resistance and capacitance Extraction

9.4 Crosstalk and Noise

9.4.1 Terminology

9.4.2 Timing Analysis with SI

9.5 Actual Layout In Place Optimization

9.5.1 Physical Violation Analysis and Fix

9.5.2 Timing Violation and DRV

9.6 Summary

10. Timing Closure

10.1 Introduction

10.2 Timing Closure iteration and Flow

10.2.1 Physical Design Timing Flow

10.2.2 Post Layout Timing Closure Iteration

10.2.3 Traditional Timing Fix Flow

10.3 Design Rule Violation Fix and Signoff

10.3.1 Design Rule Violation Analysis

10.3.2 DRV Fix methodology

10.4 Multi-Mode Multi Corner Timing Signoff

10.4.1 Signoff Condition define

10.4.2 Timing Signoff Flow

10.5 Noise and Glitch Signoff

10.5.1 Glitch Define

10.5.2 Glitch Fix

10.5.3 Reduce Noise Methodology

10.6 Summary

11. Verification

11.1 Formal Verification

11.2 Functional Verification

11.3 Timing Verification

11.4 Physical Verification

11.5 Power Consumption and Voltage Drop Verification

11.6 Summary

12. VDSM Design Challenges

12.1 Variation

12.2 DFM

12.3 Power

12.4 Patterning

12.5 Reliability

13. Advanced Design Flow to Maximize PPA (Performance/Power/Area)

13.1 Floorplan

13.1.1 Best Practice

13.1.2 Power network synthesis

13.1.3 Partition

13.2 Physical Synthesis

13.2.1 ICG Optimization

13.2.2 Datapath optimization

13.2.3 Congestion minimization

13.2.4 Signal EM

13.3 CTS

13.3.1 Clock Mesh

13.3.2 Hybrid Clock Tree

13.3.3 CCD/CCOpt

13.3.4 OCV Sustainable tree

13.4 Routing

13.4.1 Crosstalk Reduction

13.4.2 DRC Convergence

13.4.3 DPT Routing

13.4.4 NDR

13.4.5 DFM

13.5 Post-Routing Optimization

13.5.1 Timing DRC Closure

13.5.2 Setup/Hold Closure

13.5.3 Leakage Power Recovery

14. Quick Iteration in Advanced Design to short learning curve

14.1 Focus on left side

14.2 Learn from partial data

14.3 Simplify process

14.4 Iterate on design

15. Quality Control in Advanced Design to quick convergence

15.1 Database

15.2 EDA Tools

15.3 Implementation Flow

15.4 Engineering Team

16. Key Consideration in Advanced Design to effective management

16.1 Planning

16.1.1 Technology node

16.1.2 IP

16.1.3 Schedule

16.1.4 Performance and Cost

16.2 Flow and Tool

16.3 Resourse

16.4 Team

17. Best Practice in Advanced Design to efficient execution

17.1 Early Planning

17.1.1 Foundry

17.1.2 Specification

17.1.3 Top-down approach

17.2 Transparent Boundary

17.3 Collaborative Interface

17.4 Sign-off in Process

18. Future Trend in Advanced Design

18.1 Technology Node

18.2 Tool Development

18.3 Business Model

18.4 Engineering Capability

19. Flipchip CSP/BGA RDL IC-PKG Codesign

19.1 Flipchip RDL IC-PKG Codesign Mothodology Introduction

19.2 EDI & SiP RDL Database Exchange Flow

19.3 Example Demo

19.4 Flow Labs




附件3:

授课专家介绍



王迎春 博士 PhD.

芯片设计 技术总监

紫光展讯通信(北京)有限公司 (Spreadtrum)


王迎春先生2015年加入展讯,负责超深亚微米集成电路芯片的物理设计方法学与设计流程的开发。在加入展讯前,先后曾在Cadence与Synopsys公司的设计服务部门(Design Service)工作过13年,这在期间,带领团队完成了CPU 、移动通信、数字电视、消费类电子等各种领域的复杂数字SoC芯片的物理设计,涉及到跨越各个摩尔时代的主要工艺节点,包括0.25um、0.18um、0.13um、90nm、65nm、40nm、28nm、16nm、14nm等。

王迎春先生,在半导体行业拥有近18年的工作经验,他在逻辑综( Logic Synthesis)、布局规划(Floorplan)、DFT、时钟树综合(CTS)、时序收敛 (STA Timing Signoff)、低功耗设计(Low Power Design)、信号完整性(SI /Crosstalk/Jitter)、ESD、可制造性设计(DFM)、压降与电迁移(IR-Drop/EM) 分析、物理验证(DRC /LVS) 等各个技术领域都有很深入的研究,并积累了很多设计成功项目的实践经验。

王迎春先生,精通Cadence、Synopsys及Mentor等公司主要数字芯片设计的EDA设计工具,包括RTL综合的DC/RC、布局布线的EDI /ICC /ICCII、功耗与电源完整性的Votus/PrimeRail、时序验证的PT-SI/Tempus、寄生参数提取的QRC/StarRC、物理验证的PVS/Hercules/ICV/Calibre、DFTMAX/TMAX, 以及模拟设计Virtuoso/Laker/ICWB等。

王迎春先生,在2000毕业于西北工业大学,获得集成电路与系统专业博士学位,毕业之后的头2年在北京大学从事嵌入式处理器方面的博士后研究工作, 这在期间,在前端RTL设计、微架构设计、功能验证等方面做了大量的研究型工作。



Charles Zheng

中国区VLSI部门负责人 总监

英伟达半导体(上海)有限公司(NVIDIA)


Mr. Charles Zheng,于2001年在美国硅谷加入NVIDIA公司,参与并领导团队负责GPU、CPU Chipset等复杂芯片项目的研发设计;在2005年他被公司派遣到上海,组建NVIDIA上海研发中心,负责超深亚微米集成电路的物理设计、封装设计、设计方法学与流程开发。

Mr. Charles Zheng自2012年起担任NVIDIA公司中国区VLSI部门的总监至今,负责包括游戏(Gaming)、数据中心(Data Center)、移动(Mobile)以及汽车(Automotive)等不同应用领域的集成电路芯片产品的研发与项目管理工作,协调与印度(India)、英国(UK)以及美国(USA)等不同地域研发中心技术团队的项目计划、执行与沟通。在过去的10年里,他所带领的团队参与了NVIDIA每一代GPU和Tegra芯片的设计开发,并且还独立承担了其中几款芯片的全部设计任务。在加入NVIDIA之前,Mr. Zheng曾任职于EDA公司Avant!(2002年被Synopsys并购),负责芯片物理设计软件的技术支持工作,在这期间积累了丰富的客户支持经验,并协助过多家知名芯片设计企业优化与开发芯片设计流程,为Avant!公司创造了多个客户支持的成功案例。

Mr. Charles Zheng在半导体行业拥有近20年的芯片设计、CAD、流程开发等工程与管理的工作经验,参与设计的芯片制程工艺,包括早期的0.35um、0.25um、0.18um、90nm、65nm、40nm, 与20nm、16nm、14nm,以及最新的10nm各个工艺节点,晶圆制造流片的Foundry/Fab包括TSMC、UMC、IBM、Samsung、SMIC、Toshiba等生产厂商。他所参与或者领导团队设计过的芯片,不管是较早工艺、中等规模,还是最新工艺节点、超大规模门级芯片架构、高性能指标的芯片,都保持着高流片成功率以及大规模量产的记录。在集成电路设计的过程中,他一直与业界知名的EDA、IP供应商进行紧密的合作与交流,不断优化设计流程与方法学。

Mr. Charles Zheng在1990年与1993年,先后获得复旦大学物理学(Physics)学士和硕士学位,并于1997年获得美国华盛顿大学(University of Washington)的电子工程(Electronic Engineering,EE)硕士学位。此外在2000年至2012年期间,参加了中欧国际工商学院的EMBA课程,并获得了高级管理人员工商管理硕士学位。



王国良 Francis Wang

创始人与总裁

上海良宁半导体科技有限公司

王国良先生,在2016年筹备创立了上海良宁半导体科技有限公司,是一家EDA软件设计以及提供集成电路设计服务的公司,他是创业型公司的创始人与总裁。致力于建立完全自主化的EDA设计工具,填补我国集成电路EDA设计领域的空白。

王国良先生,从2013年-2015年期间,服务于Cadence上海芯片设计服务部门,专注于先进工艺节点(Advanced Process)的大型SoC项目的物理设计(Physical Implementation),参与了包括展讯、瑞芯微、国防科大、LG等客户的应用处理器(Application Processor)。能够完成从180nm到16nm 各个工艺节点复杂项目。在加入Cadence之前,他曾就职于Fujitsu上海芯片设计服务部门,期间主要负责与北美和德国的客户合作设计复杂SOC物理设计与验证工作。

王国良先生在半导体行业至今有近10年时间,专注于芯片Design Service。在这期间,积累了从数字前端到后端,以及模拟工艺等多方面的理论与项目实践经验,包括低功耗设计(Low Power Design) 、RTL2GDS全流程(逻辑综合、形式验证、静态时序、功耗分析、布局规划、物理验证、DFT/DFM) 、Perl & Tcl脚本编程、项目管理。

王国良先生,在2007年毕业于桂林电子科技大学,获得微电子与固态电子学专业学士学位。



陶然 Ran Tao

主任应用工程师 (Principle AE)

楷登电子科技(上海)有限公司 (Cadence)

Digital and Signoff Group

陶然先生,Cadence中国Digital and Signoff Group主任应用工程师。于2007年加入Cadence,有着近十年EDA行业及数字后端设计经验,积累了数字逻辑综合、形式验证、数字后端物理实现、数字低功耗设计、数字功耗与电源完整性分析,以及数字与封装协同设计与仿真等多方面理论与实际项目的经验。独立完成或协助支持国内客户完成多次数字芯片项目,包括从180nm到16nm各个工艺节点的设计,大型低功耗SoC项目,高速CPU、GPU模块,大型数字芯片数字后端与封装协同设计,以及超大规模数字芯片功耗与电源完整性分析等。另外在EDA工具和数字后端设计方法学的培训方面也有多年经验。

在加入Cadence前,他就职与国家高性能集成电路(上海)设计中心,主要负责大型复杂SoC的物理设计与验证工作。

陶然先生,2004年毕业于电子科技大学微电子与固体电子学院,获微电子专业学士学位。2009年毕业于浙江大学信息与电子学院,获电子与通信工程专业工程硕士学位。




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