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夏宇闻教授verilog视频教程（上）

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FPGA

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课程概述
课程目录
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课程问答

课程介绍

课程简介：

夏宇闻教授原创，初学者掌握verilog基本原理的法宝。

课程目录

章节 1 : 硬件描述语言概述

1.1 : 硬件描述语言概述开始试听

试听课程
章节 2 : top-down设计思想合并

2.1 : top-down设计思想合并开始学习 09:42
章节 3 : verilog还是vhdl

3.1 : verilog还是vhdl 开始学习 12:53
章节 4 : verilog HDL用处

4.1 : verilog HDL用处开始学习 06:02
章节 5 : 如何避免冒险竞争

5.1 : 如何避免冒险竞争开始学习 03:29
章节 6 : verilog中行为级和RTL级

6.1 : verilog中行为级和RTL级开始学习 09:31
章节 7 : verilog模块的编写和验证

7.1 : verilog模块的编写和验证开始学习 19:39
章节 8 : modelsim和quartus的使用

8.1 : modelsim和quartus的使用开始学习 35:05
章节 9 : verilog模块的基本构成要素

9.1 : verilog模块的基本构成要素开始学习 21:56
章节 10 : verilog模块中的信号

10.1 : verilog模块中的信号开始学习 11:18
章节 11 : verilog中reg和wire的不同点

11.1 : verilog中reg和wire的不同点开始学习 07:42
章节 12 : Verilog中阻塞与非阻塞

12.1 : Verilog中阻塞与非阻塞开始学习 06:32
章节 13 : verilog中两种不同的赋值语句

13.1 : verilog中两种不同的赋值语句(1) 开始学习 05:36

13.2 : verilog中两种不同的赋值语句(2) 开始学习 05:42
章节 14 : FPGA中数字系统的构成

14.1 : FPGA中数字系统的构成开始学习 27:10
章节 15 : 时序逻辑设计要点

15.1 : 时序逻辑设计要点开始学习 13:26
章节 16 : verilog模块的种类和用途

16.1 : verilog模块的种类和用途开始学习 14:30
章节 17 : 为什么verilog能支持大型设计

17.1 : 为什么verilog能支持大型设计开始学习 12:47
章节 18 : RAM的verilog模块

18.1 : RAM的verilog模块开始学习 09:21

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