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课程章节

1

增量编译介绍

时长 18:12
2

逻辑锁区域

时长 26:06
3

给设计划分设计分区

时长 15:57
4

与增量编译相关的Quartus II工具与接口介绍

时长 12:45
5

自顶向下（Top-Down）设计流程

时长 18:31
6

自底向上（Bottom-Up）设计流程

时长 21:48
7

准备顶层工程

时长 12:44
8

子设计编译并导出

时长 16:54
9

顶层集成子设计完成增量编译

时长 09:41

高级

Quartus II高级教程之增量编译

2014/09/18 作者：coyoo

61

13评论

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课程简介：

对Altera的增量编译进行详细介绍，并提供实际增量编译操作流程的具体操作。使用增量编译可以减少大型及复杂设计的编译时间，也可以对我们的设计进行优化。使用增量编译可以保留设计中某些已经完成的设计模块的设计性能，在其他模块发生更改的时候无需对这些已经完成的模块进行重新编译。

推荐器件

更多器件

器件型号	数量	器件厂商	器件描述	数据手册	ECAD模型	风险等级	参考价格	更多信息
A3P250-FG144I	1	Microchip Technology Inc	Field Programmable Gate Array, 6144 CLBs, 250000 Gates, 350MHz, CMOS, PBGA144				$21.02	查看
EP4CE55F23C8	1	Intel Corporation	Field Programmable Gate Array, 3491 CLBs, 472.5MHz, 55856-Cell, PBGA484, 23 X 23 MM, 1 MM PITCH, FBGA-484				$1086.23	查看
XC2C384-7FTG256C	1	AMD Xilinx	Flash PLD, 7.5ns, 384-Cell, CMOS, PBGA256, 17 X 17 MM, 1 MM PITCH, LEAD FREE, FTBGA-256				$687.7	查看

原创声明：本文为coyoo原创内容，未经书面授权，不得以任何方式加以使用。转载合作

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