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课程简介：
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
本视频利用实例开发，让初学者更真实的学习HDL语言在实例操作中是如何开展工作的。更好、更快的掌握Verilog HDL使用方法。
章节 1 : 01 硬件描述语言概述
章节 2 : Verilog HDL有什么用处
章节 3 : 学习FPGA选择verilog还是vhdl
章节 4 : FPGA设计中如何避免冒险竞争
章节 5 : Verilog中行为级和RTL级
章节 6 : Verilog模块的编写和验证
章节 7 : modelsim和quartus的使用
章节 8 : Verilog模块的基本构成要素
章节 9 : Verilog模块中的信号
章节 10 : Verilog中reg和wire的不同点
章节 11 : Verilog中阻塞与非阻塞
章节 12 : FPGA中数字系统的构成
章节 13 : Verilog中两种不同的赋值语句
章节 14 : FPGA设计中时序逻辑设计要点
章节 15 : Verilog模块的种类和用途
章节 16 : 为什么Verilog能支持大型设计
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