`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 21:12:16 03/08/2014 // Design Name: // Module Name: tb_top // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module tb_top( ); reg clk = 0; reg d = 0; wire q1; wire q2; reg [7:0] d1 = 8'b1111_0101; wire [7:0] q3; wire [7:0] q4; wire [3:0] q5; wire [3:0] q6; top uut( .clk(clk), .d(d), .q1(q1), .q2(q2), .d1(d1), .q3(q3), .q4(q4), .q5(q5), .q6(q6) ); always begin #10 clk = !clk; end initial begin #25 d = 1; #40 d = 0; #20 d = 1; end endmodule